论坛 › FPGA技术交流 › 新手求助关于顶层模块定义的问题

ironman 发表于 2011-8-6 22:30:26

新手求助关于顶层模块定义的问题

使用软件 Quartus II 7.2

使用语言 VHDL

出现问题 编译时候报错 Top-level design entity "test" is undefined

查了几本书 没有发现VHDL里有定义这个的地方 倒是verilog 里开始有定义的 请问该如何解决呢~

蓝余 发表于 2011-8-8 09:23:28

没用过quartus，应该不是用vhdl还是用verilog产生的问题。

liujilei311 发表于 2011-8-9 07:58:06

恩，蓝余版主说的很对，同上！！！！！！！！！！！！！！！！！！！

hhq520189 发表于 2011-8-10 10:31:35

把这里改对那就行了，见附件

hhq520189 发表于 2011-8-10 10:33:29

两者必须要，要一致

wenlimin 发表于 2011-8-12 21:48:40

顶层实体名要与文件名相同

liujilei311 发表于 2011-8-15 07:56:34

恩，学习一下！！！！！！！！！！

pengdan0905 发表于 2011-8-15 09:28:47

en,就是顶层实体名要与文件名相同

liujilei311 发表于 2011-8-19 10:22:31

一直在用ISE，没用过quartus，应该不是语言本身的问题！

lupengpeng 发表于 2011-8-24 20:15:38

顶层实体名要与工程名相同

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