dspmatlab 发表于 2011-8-9 17:40:25

如何用VHDL实现输出一个单脉冲信号

如何用VHDL实现：当外部时钟上升沿到来时，输出一个单脉冲信号，脉宽大概几十个ns到几个us都可以。

liujilei311 发表于 2011-8-10 08:04:07

恩，需要研究一下！！！！

hhq520189 发表于 2011-8-10 10:20:13

用计数器，当上升沿把电平拉高，计数到一定值，把电平拉低

dspmatlab 发表于 2011-8-10 10:52:49

本帖最后由 dspmatlab 于 2011-8-10 10:59 编辑

回复 3# hhq520189 我是上升沿（这个大概200ns的脉宽）来了才触发一个脉冲（大概20ns）输出，用计数器的话，好像一个进程不能支持两个边缘触发吧？我用了LOOP， 但好像也不行

蓝余 发表于 2011-8-10 21:10:03

你得用一个更快的时钟啊，计数拉低就行了！

liujilei311 发表于 2011-8-11 08:01:07

恩，不错的方法，顶一个！！！！！！！！！！！！！！

dspmatlab 发表于 2011-8-11 08:18:25

本帖最后由 dspmatlab 于 2011-8-11 11:41 编辑

回复 5# 蓝余

我的要求是这样的：当一个脉宽不确定的单脉冲信号Q_in输进来时，马上输出一个脉宽确定的单脉冲信号Q_out，如果用到系统时钟CLK去计时的话，会有两路上升沿（Q_in和CLK）触发语句，对同一个信号赋值时， 在一个进程或两个进程里会出现信号冲突或多驱动的问题。怎么解决？谢谢。

alec405 发表于 2011-12-26 08:52:41

类似一个D触发器类型的就可以了，把你要整形的脉冲作为D触发器的clk信号
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