dameihuaxia 发表于 2021-7-21 14:27:38

SDRAM控制器软核的Verilog设计



雷磊 发表于 2021-7-21 14:58:50

正玄波发生器设计实验
http://www.fpgaw.com/forum.php?mod=viewthread&tid=136044&fromuid=54563
(出处: fpga论坛|fpga设计论坛)

雷磊 发表于 2021-7-21 14:59:08

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dameihuaxia 发表于 2021-7-22 14:39:03

正玄波发生器设计实验
http://www.fpgaw.com/forum.php?mod=viewthread&tid=136044&fromuid=58166
(出处: fpga论坛|fpga设计论坛)
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