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fpga_feixiang 发表于 2021-10-15 22:53:55

移码验证

`timescale 1ns/1ns
module testbench;
reg clk, rst_n;
initial begin
        clk=0;
        rst_n=0;
        #53 rst_n=1;
end
always #2 clk=~clk;




reg signed dx;
reg signed dy;


always @(posedge clk or negedge rst_n)
           if(~rst_n)begin
                        dx<=4'd0;
                        dy<=4'd0;end
           else begin
                        dx<=$random%4;
                        dy<=$random%4;end
               




//转换移码
wire dx1,dy1;
assign dx1={(~dx),dx};
assign dy1={(~dy),dy};












wire add,sub;
assign add=dx1+dy;
assign sub=dx1-dy;

wire add1,sub1;

assign add1={(~add),add};
assign sub1={(~sub),sub};










endmodule

zhangyukun 发表于 2021-10-16 17:26:39

移码验证   

zxopenljx 发表于 2022-1-18 09:31:45

移码验证移码验证

大鹏 发表于 2022-5-23 14:23:52

移码验证            

hellokity 发表于 2022-6-1 13:35:53

移码验证               

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