vvt 发表于 2011-8-24 09:50:49

求解

Error: Top-level design entity "counter12" is undefined

vvt 发表于 2011-8-24 09:51:08

实体名跟工程名不一致吧

snowinmoon 发表于 2011-8-24 13:14:53

楼上正解，你使用verilog还是VHDL

lupengpeng 发表于 2011-8-24 19:59:49

工程名与顶层模块名要一样！
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