redolent
发表于 2011-8-25 10:08:26
请教大家一个verilog的问题
我想用verilog实现一个状态机，但是里面的状态个数是N个，N是未知的，这样应该怎样实现呢？谢谢！
liujilei311
发表于 2011-8-26 07:59:10
建议你找一本状态机设计方面的书，好好学习一下！！！！！！！！！！
snowinmoon
发表于 2011-8-26 08:48:16
总觉得你这问题有点矛盾啊
pengdan0905
发表于 2011-8-27 10:48:01
状态的个数是未知数可以做吗？应该都要一一列出来吧
离场悲剧
发表于 2011-8-27 12:13:42
做这个有什么用？。。。。。
冷血紫蛇
发表于 2011-8-31 22:59:35
第一次听说状态是未知的状态机！
liujilei311
发表于 2011-9-2 08:18:41
呵呵。。。。。。。
jiayouhq
发表于 2011-9-2 21:45:07
状态机个数是未知数，头一回，呵呵！！
xpy0601
发表于 2011-9-5 15:46:47
我也是第一次听说状态数未知的状态机
至芯兴洪
发表于 2011-9-15 18:36:21
估计N代表next_sate吧，具体的什么状态是parameter定义的
