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pengdan0905 发表于 2011-8-29 09:05:47

verilog的2分频程序

请大家不要愤我，这么简单的程序还来发，我是初学，我只想在这里记录下我的FPGA学习历程

module verilog_ex2(
                  clk,
                  rst_n,
                  clk_div
                  )
                  ;
input clk;
input rst_n;
outputclk_div;
//-------------------------
reg cnt;
always@(posedge clk or negedge rst_n)
begin
if (!rst_n)cnt<=1'b0;
   else cnt<=~cnt;
end
assignclk_dive=cnt;
endmodule

pengdan0905 发表于 2011-8-29 09:33:37

:hug:加油！

miwueshine 发表于 2011-8-29 15:34:04

:victory:Fighting！！:hug:

guyibeijing 发表于 2011-9-4 17:16:28

加油，多交流

xpy0601 发表于 2011-9-5 15:43:10

加油，我也是新手。

kelvinelf 发表于 2011-9-11 17:08:03

我也是新手，努力！！

pengdan0905 发表于 2011-9-14 14:41:53

回复 6# kelvinelf


    谢谢，大家一起努力

至芯兴洪 发表于 2011-9-15 13:35:25

把时序逻辑与组合逻辑分开，方法不错，就是程序板式有点不好看

power_zhy 发表于 2011-9-17 00:17:23

assignclk_dive=cnt;
是clk_div吧，这么粗心可不好啊~~

pengdan0905 发表于 2011-9-19 11:01:25

回复 9# power_zhy


    嗯，谢谢，以后注意了，你也加油

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