FPGA问答2
Q:有大佬遇到过verdi波形上一添加时钟信号就卡顿的情况吗，卡到强制退出A:波形文件太大了吧
Q:没有，几M；我觉得是哪里操作的问题
A:仿真结束了吗
Q:结束了，之前设置的`timescale 10ns/1ps，时钟频率设置10ns，仿真也慢，设置100ns翻转就正常了； 改回`timescale 1ns/1ps，虽说不会卡到强制退出，但感觉还是卡的很
A:这种没遇到过，我以前遇到的是做系统仿真，dump系统所有信号，那个时候有时verdi加载信号会卡
Q:`timescale设置一个单位为10ns，我#10ns翻转一次，有冲突吗，是不是采样的问题，不然我每次这么写，直接卡死
A:你之前卡吗
Q:之前时钟2k，不卡; 我刚才试了几次，应该就是单纯的卡而已，然后卡的没有响应
A:换个服务器试试 FPGA问答2 FPGA问答2
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