destiny01 发表于 2011-9-9 10:59:04

各位FPGA高手帮忙解决一下，非常感激！

大家好，我是FPGA的初学者，编写了一个verilog hdl程序，但是仿真结果和程序设计的功能不符，不知道问题出在哪？请各位高手给指点一下，谢谢！
程序如下：module tb_xuliel(q_out);
output q_out;
reg q_out;
parameter sample_period=4;
parameter queue_num=2;

initial
begin
q_out=0;
repeat(queue_num)
   begin
    #sample_period q_out=1;
    #sample_period q_out=2;
    #sample_period q_out=3;
    #sample_period q_out=5;
    #sample_period q_out=7;
    #sample_period q_out=11;
    #sample_period q_out=13;   
   end         
end
endmodule
仿真结果见附件。

723563154 发表于 2011-9-9 13:40:01

什么情况~~~~~~

destiny01 发表于 2011-9-9 14:58:09

仿真结果和程序设计功能不符，实际仿真结果从仿真开始到仿真结束q_out的值都为13

njithjw 发表于 2011-9-10 21:23:20

把“=”改成“<=”试一下。

pengdan0905 发表于 2011-9-14 14:45:32

貌似verilog中的initial语句一般用在仿真模块中吧

至芯兴洪 发表于 2011-9-15 13:31:24

请问你想要的功能是什么，怎么个不符合了
页: [1]
查看完整版本: 各位FPGA高手帮忙解决一下，非常感激！