pengdan0905 发表于 2011-9-15 15:20:47

25分频程序和modelsim仿真

module fp_verilog(
                  clk,
                  rst_n,
               fm
                  );
input clk;//时钟信号，50Mhz
input rst_n;//复位信号，低电平有效
output fm; //蜂鸣器，0--响，1--不响
reg cnt;
always@(posedge clk or negedge rst_n)
begin
if (!rst_n)
       cnt<=6'd0;
       else if (cnt<6'd49)
                cnt<=cnt+1'b1;
             else cnt<=6'd0;
end
assignfm=(cnt<=6'd24)?1'b0:1'b1;
endmodule

pengdan0905 发表于 2011-9-15 15:21:48

学习的速度好慢，要加油

至芯兴洪 发表于 2011-9-15 18:14:58

你确定实现的是二十五分频吗，那占空比为50%的二十五分频该怎么实现

ccuke 发表于 2011-9-16 15:51:45

楼主真的挺厉害 O(∩_∩)O~

炘炘之火 发表于 2011-9-24 10:58:44

是啊！我的速度也好慢

twftwf 发表于 2011-10-7 11:05:56

你这是50分频，你连分频的概率都没搞清楚？？

daisywonder 发表于 2011-10-9 21:14:52

确实学的很慢，都着急了

白开水的噩梦 发表于 2011-12-14 20:52:41

50分频哇改下哈
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