cherished 发表于 2011-9-18 09:40:24

如何写testbench

求各位大侠奉献写testbench的资料或者方法。谢谢

至芯兴洪 发表于 2011-9-18 15:39:44

夏宇闻老师的VERILOG数字系统设计里面有编写testbench方法和例子

pengdan0905 发表于 2011-9-19 10:58:25

暂时也不会，要好好学学

xingfeng_ 发表于 2011-12-16 10:52:53

module chengfatest ;
regx,y,out;
reg clk,reset;
wireout1;
wirem1;
wirem2,m3;
chengfa che(out1,out,x,y,reset,clk);
always # 10 clk=~clk;
initial
begin
clk=0;reset=1;out=16'h7FFF;x=16'h8001;y=16'h8001;
#15 reset=0;
#1000 $finish;
end
endmodule

xingfeng_ 发表于 2011-12-16 10:53:12

送你这个，你可以看看

doudou0o0 发表于 2011-12-17 20:07:30

:)，初学者飘过

白开水的噩梦 发表于 2011-12-26 14:16:55

先编译后会给你一个模板，然后改改就行了
页: [1]
查看完整版本: 如何写testbench