morison 发表于 2011-9-22 22:18:11

删

本帖最后由 morison 于 2011-9-27 12:44 编辑

删~~~~~~~~~~~

snowinmoon 发表于 2011-9-23 15:25:40

实体；
通过属性定义size为32位generic；
结构体；
元件例化component语句；
循环描述for generate语句；
B：
实体；
结构体；
条件语句with select when；

其实学好了VHDL和verilog挺好的，而且觉得你这两段程序里有多余的语句而且，觉得也存在点小问题；哎，多余的我也不说什么了

pengdan0905 发表于 2011-9-23 16:23:55

学习verilog的飘过
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