哪位高手帮帮忙，关于使用专用进位链进行TDC设计
最近我要做个项目，是基于FPGA的专用进位链进行TDC设计，我看了很多资料，其中的推荐使用的延迟线是用加法器实现的，我就不太明白这个加法器是怎么实现的，是先写一个一位加法运算，然后需要多少就用多少连起来还是怎么的，还有就是实现了之后它的延迟怎样设计的，据说是要在chip planner上设计，那个怎么使用，我根本找不到资料啊，哪位大侠知道的，帮帮忙，万分感谢啊！！！！ 至芯科技【夏宇闻教授专栏】与你一起搞定FPGA设计！http://www.fpgaw.com/redirect.php?tid=14188&goto=lastpost#lastpost
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