请问有人知道如何将VHDL代码变成电路图么？
请问有人知道如何将VHDL代码变成电路图么？ 如果用Active-HDL的话，软件有相应的出图命令，帮助你把自己设计的代码综合成电路（貌似是生成网表文件）。我以前也在疑惑同样的问题。
因为以前学数字电路设计的时候，一直在用modelsim做仿真，可是电路图从哪儿出呢？
后来学了EDA才明白过来，modelsim这类软件叫做仿真工具，你也应该理解这个意思了吧？
所谓仿真软件就是只负责验证你的代码是否能完成你想要的逻辑功能，它不负责综合出电路图的工作。
所以，首先你要弄清楚你到底是在用逻辑仿真工具呢，还是在用具有综合出网表文件的软件呢？
我现在就在用Active-HDL，它可以实现从代码编辑到仿真验证，再到电路综合的整个流程。
具体要怎么出电路，可以在软件的help里查一下教程，一般都能看懂的。
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