论坛 › FPGA技术交流 › 怎么产生时钟脉冲

kaixglg 发表于 2011-10-29 13:44:37

怎么产生时钟脉冲

module osc2(clk);
output clk;
reg clk;
initial #10 clk=0;
always @(clk) #10 clk<=~clk;
endmodule
为什么产生不了脉冲信号啊      仿真波形就是一条直线

至芯兴洪 发表于 2011-10-29 19:14:43

产生时钟应该是 always #10 clk = ~clk;

kaixglg 发表于 2011-10-29 19:49:30

回复 2# 至芯兴洪


    还是不行啊   波形还是一条直线   您能帮我写一个完整的代码吗？谢谢您了！

至芯兴洪 发表于 2011-10-30 09:12:47

下面是一个8bit的进位加法器的测试模块，你看看时钟是怎么产生的
`timescale 1ns/1ns
module test;
reg rst;
reg        clk;
reg cina;
reg cinb;
reg cin;

initial
begin
        clk=0;
        rst=0;
        cin=0;
        cina=8'b00000000;
        cinb=8'b00000000;
        #1150
        rst=1;
        #100000 $stop;
end

always #100 clk=~clk;

always @(posedge clk)
begin
        cina={$random}%256;
        cinb={$random}%256;
        cin={$random}%2;
end

sum sum1(
                .cina(cina),
                .cinb(cinb),
                .cin(cin),
                .clk(clk),
                .sum(sum),
                .rst(rst),
                .cout(cout)
                );
                                                       
endmodule

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