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fei1314yan 发表于 2011-12-19 10:47:58

求教 仿真出现HiZ

本帖最后由 fei1314yan 于 2011-12-19 14:22 编辑

原代码：
module mytry(a,x,y,z);
    input   a,x,y;
    outputz;
    reg   z;
   
   always@(*)      
   begin
       case(a)
         1   :z=x+y;
         0   :z=x-y;
      default:z=z;
       endcase
       end

endmodule

testbench:
`timescale 100ns/1ns
module test;
   
    regA,X,Y;
    wire Z;
   
   mytry c1(.a(A),.x(X),.y(Y),.z(Z));
   
    initial
      begin
            #1 A=1;X=1;Y=0;
            #5 A=0;X=0;
      end
endmodule
仿真结果：a,x,y信号都没有
请问是什么原因呢？

shao_dongliang 发表于 2011-12-22 08:57:15

把timescale注释掉，试验一下，其他语法没啥问题，也可能是你的软件问题。

至芯兴洪 发表于 2011-12-23 19:57:11

你的testbench写错了，在#1之前添上 A=0;X=0;Y=0;

白开水的噩梦 发表于 2011-12-25 14:37:08

八成是的软件问题

白开水的噩梦 发表于 2011-12-25 14:37:23

你什么版本 什么系统

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