在Q II环境下出现了如下警告，请教解决办法
在Q II环境下出现了如下警告，请教高人给予指点解决办法：----------------------------------------------------------------------
1. Warning:Found 6 output pins without output pin load capacitance assignment
说是缺少容性负载，怎么样设置容性负载值才是合理的？
2. Critical Warning: Timing requirements were not met.
不满足时序要求，这个问题好像比较严重。在TimeQuest下，将Tsu、Th等设置为多少事合理的？
3. Warning: Skipped module PowerPlay Power Analyzer due to the assignment FLOW_ENABLE_POWER_ANALYZER
由于分配FLOW_ENABLE_POWER_ANALYZER，跳过模块“PowerPlay功耗分析仪”。
如何解决？
4. Warning: Parallel compilation is not licensed and has been disabled
5. Warning: Feature LogicLock is only available with a valid subscription license. You can purchase a software subscription to gain full access to this feature.
是由于软件是免费版本的原因么？如果是，影响逻辑综合结果么？如果影响，如何改进之？
6. Critical Warning: Synopsys Design Constraints File file not found: 'mapan_model.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
这也是一个严重警告。如何生成.sdc文件？.sdc文件中的Tsu、Th等设置为多少事合理的？ 我用的最新版，还没有碰到过这些问题，不过我也想知道怎么解决哈 我用的最新版，还没有碰到过这些问题，不过我也想知道怎么解决哈 我查了下，网上说：
Warning:Found 4 output pins without output pin load capacitance assignment
原因：没有给输出管教指定负载电容
解决方法：该功能用于估算TCO和功耗，可以不理会，也可以在Assignment Editor中为相应的输出管脚指定负载电容，以消除警告 。 "Critical Warning: Timing requirements are not met."
"Critical Warning: Found minimum pulse width or period violations. See Report Minimum pulse width for more information."
"Critical Warning: The following clock transfers have no clock uncertainty assignment. For more accurate results, apply clock uncertainty assignments or use the derive_clock_uncertainty command.
Critical Warning: From clk (Rise) to clk (Rise) (setup and hold)"
Re: Critical Warning: Timing requirements not met
Add "derive_clock_uncertainty" to your .sdc. (In newer versions of Quartus this command runs automatically, but you still get a warning.)
You have failing paths in your design. Launch TimeQuest, run the macro on the left side called Report All Summaries. Find the red, right-click and do a Report Timing on the failing paths.
(Note that Report Minimum Pulse Width failures stem from "datasheet" numbers. For example, a memory might be spec'd to run at 400MHz, and if you drive it with a clock at 425MHz, you get this failure. It's not so much static timing analysis of individual components, but specs on how fast something can run. Common ones are memory blocks, I/Os, clock trees and dynamic reconfiguration ports(such as PLL/Transceiver reconfiguration). 回复 4# 白开水的噩梦
多谢^_^ 多谢各位的参与。在另一个论坛，一位高手（Mason同志）的解答，拿来与大家共享：
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我只能回答部分，可做参考：
1. 这个问题大可不必在意。但具体Pin Load要设多少，没有太多的规定。不设也是可以的。
2. Critical Warning一般都比较重要。Tsh, Th不是说设成多少是合理的。而是分析出来的slack是否大于零，这才是关键。只要slack大于零就可以。但前提是时序约束要做好，比如内部的时序就是时钟约束，IO的时序约束就是Input/Output Delay约束。芯片内部寄存器的Tsh, Th是由芯片的工艺决定的，不能设。能设的Tsh和Th是在用Classic时序分析工具的时候，对IO做的约束。用TimeQuest作为时序分析工具的话，IO约束是Input Delay Max/Min。
3.跳过Power Play分析不是很关键的问题。如果你想分析功耗，在编译完成过后大可在Processing菜单下打开Power Play工具，再重新分析一下。
4.这个告警可能是由于你的软件是Web版的，或者是破解不全。但是问题不大，编译时间稍微长一点而已。
5. 这个报警跟上面的报警原因可能是一样的。
6.这个Critical Warning是由于你在选择时序分析工具的时候选了TimeQuest。但是又没定义建立时序约束的SDC文件。如果没有这个文件的话，那么编译器会自动在每个时钟上加1GHZ的约束。导致最后编译的结果时序紊乱。建议重新加一下时序约束为好，不然很容易出问题。
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