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CPLD 发表于 2010-5-17 11:45:49

在Verilog里怎么赋初值？

在Verilog里怎么赋初值？
比如说，
我在一个always时，对输出引脚赋于输入引脚上的数据，但是我希望输出引脚在被赋值之前，能被初始化为另一个值。
有什么办法吗？

CPLD 发表于 2010-5-17 13:04:17

initial
begin
...
end

ddr 发表于 2010-5-17 13:07:54

用复位

清霜一梦 发表于 2010-5-17 16:34:52

用 initial   有时候会出现错误提示 对吧

weibode01 发表于 2010-11-9 11:18:21

看你怎么用咯，方法不对吧

njithjw 发表于 2010-11-9 22:15:53

initial语句不是可综合的语句。
如果要实现赋初值，可以使用复位控制，如下所示：
always @ (posedge clk or posedge rst)
begin
    if (rst == 1'b1)
      dataout <= 1'b0;
    else
      ……;
end

zhouweibang 发表于 2010-12-8 00:08:13

用initial和复位应该都行吧

guojun 发表于 2010-12-8 19:14:46

initial 不可综合

wangxia6112 发表于 2010-12-13 14:59:51

一般都是用复位，如下。
always @(posedge clk or negedge rstn)
begin
    if(!rstn)
      data<=0;
    else
..........
end

兜里有糖糖 发表于 2010-12-31 18:09:33

用复位   你说的就相当于一个D触发器

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