supercgai 发表于 2012-3-12 11:59:22

问个verilog语法问题，求指点

temp_x <= {{ 8{im_reg}},im_reg};

这个语句中的 8{im_reg}怎么理解?

smallfish_fpga 发表于 2012-3-13 13:25:33

就是合并的意思。如8{a}，相当于{aaaaaaaa}。这里的大括号也叫位拼接运算符。

ChenDongKui 发表于 2012-3-28 13:49:26

这种写法 一般用于符号扩展；

hokage2012 发表于 2012-4-9 15:18:04

扩展符号位
页: [1]
查看完整版本: 问个verilog语法问题，求指点