xiaoxiaoerfei 发表于 2012-3-22 16:28:45

XILINX FPGA求助

小弟现在 用Verilog编了一个AD采集程序 想把采完的数据用个FIFO缓存一下 FIFO选的用核生成器生成的那个核 怎么能把数据输入到FIFO里面？

不胜感激
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