fpga论坛|fpga设计论坛's Archiver
论坛
›
FPGA技术交流
› FPGA外接50M晶振,我用PLL把全局时钟4倍频,PLL的输出接到哪里啊?
ccc
发表于 2012-3-31 08:17:19
FPGA外接50M晶振,我用PLL把全局时钟4倍频,PLL的输出接到哪里啊?
FPGA外接50M晶振,我用PLL把全局时钟4倍频,PLL的输出接到哪里啊?
页:
[1]
查看完整版本:
FPGA外接50M晶振,我用PLL把全局时钟4倍频,PLL的输出接到哪里啊?