老怪甲 发表于 2010-5-26 09:11:52

做鉴相典型代码

做鉴相典型代码

module pd6 ( In_0 , In_1 , Out_0 , Out_1 ) ;
input In_0 , In_1 ;
output Out_0 , Out_1 ;
regT_F_0 , T_F_1 ;
wireT_U;

always @( negedge In_0 or posedge T_U )
if ( T_U )
T_F_0 = 1'b0 ;
else
T_F_0 = 1'b1 ;

always @( negedge In_1 or posedge T_U )
if ( T_U )
T_F_1 = 1'b0 ;
else
T_F_1 = 1'b1 ;

assign T_U = T_F_0 & T_F_1 ;

assign Out_0 = T_F_0 & ( ~ T_F_1 ) ;
assign Out_1 = ( ~ T_F_0 ) & T_F_1 ;

endmodule

pgfzhy 发表于 2010-11-9 19:29:37

谢谢分享！学习学习

fpga_feixiang 发表于 2021-11-11 17:01:06

6666666666666666666666

雷磊 发表于 2021-11-13 15:45:30

做鉴相典型代码
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