zzz 发表于 2012-5-8 22:53:41

module test3(

module test3(
    input clk,
    input din,
    output dout
    );
       reg dout;
always @（posedge clk）
begin
dout<=din+1;
end
endmodule
这段代码哪里错了呢？

zzz 发表于 2012-5-8 22:53:59

你加库了吗？
dout<=din+1;这句需要一个算术库什么的

zzz 发表于 2012-5-8 22:54:22

这个只要输出是reg类型啊
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