ccffyy 发表于 2012-5-15 12:49:49

关于RS纠错编码

我要做个字节纠错模块，我采用的是RS（255,247）编码，纠一位错 有谁做过类似的可以发一下VHDL代码吗？
谢谢

yoyo_note 发表于 2012-5-16 23:37:28

This is rs (255,223) verilog source coding. Inside : encode, decode, test-bench and other documents.       

from
http://www.codeforge.com/article/144340

ccffyy 发表于 2012-5-17 11:09:02

回复 2# yoyo_note


    你好，谢谢你！
   我之前没学过Verilog hdl 现在在看这几个程序
   我想是把这几个程序放在一起运行吗？在仿真时有些波形设置 不是很明白
   望指导！

yoyo_note 发表于 2012-5-17 19:48:17

下面有些测试的例子供你参考
http://www.rose-hulman.edu/~doering/PLD_Oasis/verilog_examples.htm
http://www.cecs.csulb.edu/~rallison/Verilog_Examples_Table.htm

yoyo_note 发表于 2012-5-17 19:48:21

下面有些测试的例子供你参考
http://www.rose-hulman.edu/~doering/PLD_Oasis/verilog_examples.htm
http://www.cecs.csulb.edu/~rallison/Verilog_Examples_Table.htm

yoyo_note 发表于 2012-5-17 19:48:29

下面有些测试的例子供你参考
http://www.rose-hulman.edu/~doering/PLD_Oasis/verilog_examples.htm
http://www.cecs.csulb.edu/~rallison/Verilog_Examples_Table.htm

yoyo_note 发表于 2012-5-17 19:49:03

下面有些测试的例子供你参考
http://www.rose-hulman.edu/~doering/PLD_Oasis/verilog_examples.htm
http://www.cecs.csulb.edu/~rallison/Verilog_Examples_Table.htm

yoyo_note 发表于 2012-5-17 19:49:24

不好意思，刚才卡机了

ccffyy 发表于 2012-5-18 13:50:01

回复 8# yoyo_note


    我仿真时要设置一些电平，可能是因为设置的问题
   出不了想要的结果

ccffyy 发表于 2012-5-18 15:47:13

回复 7# yoyo_note


    我仿真出了一些波形 可是不知正确与否 请问你有没有先关的一些仿真图
   谢谢你！
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