verilogHDL可以描述出一个自定义的时间脉冲吗？
向大家请教一个问题：verilogHDL可以描述出一个自定义的时间脉冲吗？
我想做一个由边沿触发的单个脉冲输出
而且脉冲宽度要自己定义 大家都知道，电子产品如果没有时钟。就相当一死电路。比如一个手电筒，不需要时钟，但我们只要在我们想开的时候按下开关就可以亮，实现目的；或者在一些对时间要求不是很高的情况下，可以使用一些电容、电阻组成的模拟电路可以产生一些不太精确的时间(由于电子元器件在时间和环境中不稳定)。比如复位电路，只要有一定的延迟就ok；再者是采用模拟集成电路，比如555，外加一些电阻电容，可以得到更好的频率。
但在一些要求比较精确的场所，就必须使用晶振作为时钟产生。原因在于晶振在不同时间和不同环境中都比较稳定。
在FPGA器件中，都是以查找表、触发器组成。时序电路必须由外部的时钟驱动。而楼主想自定义脉冲，貌似不行！
页:
[1]
