yuahua 发表于 2012-9-11 08:48:59

verilog 状态延时 延时3个周期

reg ready2,ready1,ready;
//由于某项操作需要3个时钟周期，3个时钟周期后控制设备才进行相应的操作，需要3个延时状态
if（ready2==1b'b1） byte_ready=1'b1;
else
byte_ready<=1'b0;
if(ready1==1'b1) readt2=1'b1;
else ready2=1'b0;
if(ready==1'b1) ready1=1'b1;
else ready=1'b0;

请问这段程序该怎么解释呢？怎么实现的延时3个周期啊？

yuahua 发表于 2012-9-11 11:34:45

这个很难吗？没有回答 啊？

yuahua 发表于 2012-9-11 11:34:47

这个很难吗？没有回答 啊？

xiaoweiniu 发表于 2012-9-12 16:04:22

ready==1'b1后，第一个时钟执行第3个if，第二个时钟执行第2个if，第3个时钟执行第1个if，byte_ready=1'b1也就输出啦！

yuahua 发表于 2012-9-13 09:06:28

回复 4# xiaoweiniu


    就是这样实现的三个始终的延时的吗？我在仿真里能看到吗？

wangchunsheng 发表于 2012-9-13 18:14:57

后面连着3个触发器就可以啦

http://item.taobao.com/item.htm?spm=686.1000925.1000774.10.434f7a&id=17106831952
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