pxpwoa 发表于 2012-9-13 18:56:01

请问verilog中用了两个always之后就不能用assign了吗？

如题，用了两个always之后，在用assign把寄存器的值赋给输出端口，总提示错误。

@HDL现场 发表于 2012-9-14 14:29:09

请描述好问题再问！ 实在描述不了，请截图上来。 谢谢！
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