纸风铃 发表于 2010-6-25 23:22:39

关于FPGA实现过程的问题！！

本帖最后由 fpgaw 于 2010-7-16 13:13 编辑

刚开始学习fpga的菜鸟，最近遇见一个问题
写了一段代码，进行数据的存储
综合阶段没有什么问题
在实现阶段出现这样的警告：
"WARNING
       
hysDesignRules:367 - The signal <DESIGN_MODULE/TXN> is incomplete."

The signal does not drive any load pins in the design.
请问一下，这种问题是怎么样产生的？？
应该怎么样来解决这问题，谢谢大家了

我不是少爷 发表于 2010-6-26 00:51:12

把你的代码贴上来看看，这样看不出来是什么问题。。

梦的忧伤 发表于 2010-6-26 02:02:09

貌似这个信号没有输入值。

一个人的舞台 发表于 2010-6-26 03:09:01

是这个信号你定义了，但没有用，也就是没有load。。仔细查看代码
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