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hchongatustc 发表于 2012-10-29 22:05:16

verilog 非阻塞赋值的综合

刚学verilog，试了一下非阻塞赋值，代码如下， 很简单module test(clk,in,out);
    input clk;
    input in;
    output reg out;

    always @(posedge clk)
      out <= in;

endmodule
时序仿真后结果如下图，为什么会这样，我不明白，不是在时钟上升沿做的赋值吗，综合后赋值为什么会这样？

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