VHDL的前途何在？
本帖最后由 fpgaw 于 2010-10-29 09:34 编辑国内好像多用verilog，而且现在System verilog 也具有电路设计功能，而且SV也具有验证等功能，
HDL" onclick="tagshow(event)" class="t_tag">VHDL作为比较早的HDL，怎么就不进一步发展了呢？就因为它的语法与C差别大？ 个人感觉也许是verilog比较容易上手，毕竟是工程师提出的语言，而vhdl是那些比较重视理论的科学家提出的。但是还是和地域习惯有关系。不同的地方习惯不同的语言。有的是vhdl，有的是verilog.
另外，对于system verilog，个人感觉它比较适合于做verification，但是systemC比较适合做sw/hw codesign. 各种语言都有它的优点和不足，VHDL语言规则上是相当的苛刻，可对于一个好的程序员来说，这是必须的也不是不足为虑的 个人也认为语言只是一种工具，可是现在好多资料，如一些EDA工具的例子、公司的培训资料使用的语言的等，书除外，大都是verilog的，VHDL的很少，
在学习一些东西时，不得不学会verilog，以前一直用VHDL， 我学vhdl的,看来以后必须学verilog?
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