verilog程序
本人是初学者，编了个小程序，在muxplus ii中能够通过编译，但是在仿真波形时没有输入信号出现？
module carry_lookahead(A,B,Sum,Cout);
parameter number=8;//define constant number
output Sum;
output Cout;
input A,B;
reg Cout;
reg Sum;
reg gen ,pro;// define two middle varible
reg temp_Cout;//define cout's middle varible
integer N,M;
always @(A or B)
begin
for(N=0;Nbegin
pro<=!A&&B+!B&&A ;
gen<=A&&B;
Sum<=!pro&&temp_Cout+!temp_Cout&&pro ;
end
end
always @(A or B)
begin
temp_Cout<=0;
for(M=1;Mtemp_Cout<=gen+pro&&temp_Cout;
Cout<=temp_Cout;
end
endmodule 这个应该只是个设计的顶层。应该没有加过激励吧。 代码中没有激励,自然没有仿真波形. 连INPUT都没有，哪有OUTPUT哦？
简单的说，你连A B是什么数都没有告诉代码，程序怎么动哦？ 输入信号需要你在仿真的时候手工添加激励信号或者写一个testbench文件来产生激励信号。
在编写可综合的verilog代码时最好不要用for循环。 的时候手工添加激励信号
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