关于cpld发脉冲的问题，两段代码一个有输出，一个没有，不知道为什么。
module testClock ( clkout, clkIn );output clkout ;
wire clkout ;
input clkIn;
reg clk;
wire temp;
initial clk = 1'b1;
assign temp = clk;
assign clkout =temp;
always @(clkIn)
begin
clk <= ~clk;
end
endmodule
上面这段代码 clkout 上为什么没有输出的阿？
而改成下面这样就有了，为什么
module testClock ( clkout, clkIn );
output clkout ;
wire clkout ;
input clkIn;
reg clk;
wire temp;
initial clk = 1'b1;
assign temp = clkIn;///修改了这里
assign clkout =temp;
always @(clkIn)
begin
clk <= ~clk;
end
endmodule
麻烦大家拉
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