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CHA 发表于 2010-6-26 01:59:01

cpld设计问题

怎样用cpld实现5ns精度的延时？而且延时可以通过单片机来可调<br>
我的思路是通过高频时钟计数的方法来实现延时，可是cpld没有锁相环，<br>
我改怎么做呢？

CHAN 发表于 2010-6-26 03:07:08

cpld能直接接200M的晶振吗？

interi 发表于 2010-6-26 04:07:09

可以选择2种方式来实现<br>
一种是使用锁相环芯片，例如4046<br>
还有就是采用带有PLL的FPGA

interige 发表于 2010-6-26 04:28:55

最终选择的还是用FPGA的方式来实现的

longt 发表于 2010-6-26 05:24:38

晶振的频率越高，给PCB板带来的噪声越大<br>
所以可以采用20M的晶振，然后用PLL来倍频到200M

interig 发表于 2010-6-26 05:53:39

楼主最后用的是带pll的FPGA没用CPLD是吗？

tim 发表于 2010-6-26 06:41:45

是的
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Sunlife 发表于 2015-6-17 11:07:41

可以选择2种方式来实现<br>
一种是使用锁相环芯片，例如4046<br>
还有就是采用带有PLL的FPGA

zxopenljx 发表于 2020-10-18 19:30:35

cpld设计问题

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