VVIC
发表于 2010-6-26 08:27:52
好象都没听说这些呢？可能刚学还没碰到吧
UFO
发表于 2010-6-26 10:04:36
也在学习中
ups
发表于 2010-6-26 10:26:24
timing is everything!
ups
发表于 2010-6-26 11:21:43
Tsu等时序参数可从EDA工具设计后报告里看出，然后通过分析来提高FPGA的效率
UFO
发表于 2010-6-26 11:58:50
做高速系统是非常重要的,你可以看看AlteraFPGA/CPLD高级篇那本书关于时序分析的那部分,要不就看看你用的软件和器件的手册关于时序的部分
ICE
发表于 2010-6-26 13:14:12
同意楼上的意见。我觉得时序分析的总要作用就是规范设计的时序行为，表达设计者期望满足的时序条件，指导综合和布局不同阶段的优化算法等。简而言之就是规范和指导的作用。倘若合适的话，它在综合、影射、布局布线的整个流程中都会起指导作用，综合器，布线器都会按照你的约束尽量去努力实现，并在静态时序分析报告中给出结果。
wjfblack
发表于 2010-10-24 22:18:58
同问？？？？？？？？？、
jiaofang
发表于 2011-8-18 23:41:54
在设计前都会有一个设计性能指标，最主要的就是fmax，你约束了最高频率后，那些不能达到要求的路径将会报告出来，那你就必须修改这些路径，不然就不能得到正确的结果。而其间端口的建立时间，保持时间的约束指的是FPGA和外部器件进行连接时需要满足的时序要求，如果你不越约束那样如果有问题不好找到问题，你不知道是逻辑问题还是时序问题。可以这样理解，约束就是为了器件之间能正常进行通信的标准，只有时序达到了标准电路才能正常工作。
以上是我的浅解，仅供参考！
