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VVC 发表于 2010-6-26 01:14:14

Verilog中如何实现矩阵相乘?

本帖最后由 fpgaw 于 2010-7-12 11:28 编辑

Verilog中如何实现矩阵相乘?

longtim 发表于 2010-6-26 01:37:48

采用状态机和流水线实现了。应该比较简单了。

interige 发表于 2010-6-26 02:58:05

谢谢提示，能否给个例子啊？

CCIE 发表于 2010-6-26 03:16:50

可以有这么几个办法，一个是定义一个乘-加的运算器，一次可以完成一行乘以一列的运算，然后控制行和列的移动，得到最后的结果。还有一个就是多几个运算单元，这样可以加快运算的速度。或者可以完全整个矩阵在一次运算之后得到计算结果，不过运算的规模需要比较大而以啦。

longt 发表于 2010-6-26 05:06:21

谢谢了!欢迎讨论!

CHANG 发表于 2010-6-26 06:46:34

跟据系统需求来决定<br>
原则：性能满足的前提下，少用资源

CHA 发表于 2010-6-26 07:57:43

发帖子 赚钱 中哈

xubuwei 发表于 2011-11-22 10:41:09

路过，赚点:D钱

君临天下 发表于 2011-11-30 22:29:18

顶一个，虽然不会

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