ICE 发表于 2010-6-26 01:45:49

在VHDL 里想用FORCE ,应该用什么命令呢?

在VERILOG 里有FORCE /RELEASE 命令,请问哪位知道,在VHDL 里想用FORCE ,应该用什么命令呢?
页: [1]
查看完整版本: 在VHDL 里想用FORCE ,应该用什么命令呢?