verilog测试文件使用方法
本帖最后由 fpgaw 于 2010-7-18 14:10 编辑请高人指教verilog中测试文件的使用方法:
疑问:如何看测试结果? 你的意思是编写TESTBENCH，看它运行的结果？<br>
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你需要一个支持TESTBENCH的软件，例如ModelSim。ModelSim里面可以看你编写的TESTBENCH的波形图。或者可以使用$monitor,$display,$time等系统任务以文字形式看前仿真结果。最主要的是需要一个能够支持TESTBENCH的软件。至于如何使用，可以查看软件的帮助说明，点工具栏最右边的HELP，里面有TUTORIAL，或者QUICK START等，可以查看这些帮助说明来了解工具的使用方法。<br>
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希望我理解对了你的意思。
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