ups 发表于 2010-6-26 01:57:43

哪位高手能帮我写一下用Verilog HDL语言来实现组相联cache的行为级设计!

本帖最后由 fpgaw 于 2010-7-3 07:08 编辑

哪位高手能帮我写一下用Verilog HDL语言来实现组相联cache的行为级设计!我有急用谢谢了!<

interi 发表于 2010-6-26 03:26:00

也不是很懂的,一起问....

CHAN 发表于 2010-6-28 08:09:45

同问 ,谢谢

CHANG 发表于 2010-6-28 08:43:28

我毕设的时候做过<br>
不过最后不是很成功<br>
还需要调试

interig 发表于 2010-6-28 09:00:43

cache?缓冲器，不大明白呢<br>
是不是要 用到加法器和d触发器呢
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