论坛 › FPGA技术交流 › Verilog HDL 程序来错误，qiuzhu

interi 发表于 2010-6-26 21:19:15

多多练习加仔细

usd 发表于 2010-6-26 22:34:17

我初学，也遇到过，不过后来找到了，<br>
学习确实要仔细

encounter 发表于 2010-6-27 00:11:27

都犯过类似的错误，呵呵

longtim 发表于 2010-6-27 02:08:48

呵呵，小错误有时候也很郁闷

encounter 发表于 2010-6-27 03:43:46

verilog应该有模版吧，VHDL里就有相应的模版

ANG 发表于 2010-6-27 05:42:33

编译错误经常是连带反映的，一个小的问题有可能引起一连串的问题，注意细节了

VVIC 发表于 2010-6-27 05:53:09

是啊&nbsp; &nbsp;得养成好习惯

longtim 发表于 2010-6-27 06:23:14

仔细一下了 呵呵

ANG 发表于 2010-6-27 07:11:08

嘿嘿～我能看出来错误了！<br>
<br>
原因是我前几天也是为这个错误伤透脑筋...<br>
<br>
新手上路，一起加油哦！

FFT 发表于 2010-6-27 08:21:28

我一般都是拷贝的，这样少犯些低级错误，人毕竟不是机器嘛。（呵呵，挣点钱为千元户努力）

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