verilog，vhdl
本帖最后由 fpgaw 于 2010-6-28 01:31 编辑verilog hdl(hardware description language),老师说俩个差不多,我是一个新手,斗胆献计,他是一种硬件描述语言,确切地说,他是一种用形式化方法来描述数字电路和系统的语言他的仿真,综合,查错工具等大多是商业软件,数字电路系统的这记者可以利用这种语言可以从上层到下层,逐项描述自己自己的设计思想,用一系列分层次的模块来表示及其复杂的数字系统,然后利用eda(电子设计自动化)工具逐层进行仿真验证,再把其中需要变为具体物理模块组合经有自动组合工具转换到门及列表.接下来再用ASIC(专用集成电路)或FPGA(现场可编程门阵列)自动布局布线工具把网表转换为具体电路布线结构实现.终于写完了,不知道是不是完全正确,不正确之处还望大家不吝赐教啊!
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