ddr 发表于 2010-4-10 11:25:38

我要翻译verloger到vhdl，但是不知道reg [10:0] int_v_rise_line_2;

我要翻译verloger到vhdl，但是不知道reg int_v_rise_line_2;
wire wn;
分别对应vhdl里面的什么啊？哪一个是singer，另一个是什么？变量吗

ddr 发表于 2010-4-10 11:25:56

vhdl里都是定义signal的

TCL 发表于 2011-7-1 15:01:56

定义signal的

蓝余 发表于 2011-7-2 21:56:03

对的，顶！！

liujilei311 发表于 2011-7-28 14:30:45

我也顶！呵呵！
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