ups 发表于 2010-6-27 22:16:48

在verilog中用assign赋值

本帖最后由 fpgaw 于 2010-7-3 06:06 编辑

在verilog中用assign赋值，出现如下错误
assign lholdA = state;
assign ads = state;

error:***Illegal LHS of continuous assign

这是怎么回事？

ATA 发表于 2010-6-27 22:41:57

呵呵   不是学这个的

interi 发表于 2010-6-27 23:59:44

怎么了  我有不能下载

interig 发表于 2010-6-28 01:46:16

奇怪了   怎么会使

ICE 发表于 2010-6-28 03:05:20

感谢各位的关心。

ngtim 发表于 2010-6-28 04:26:25

我也不明白,晕,初学的

UFO 发表于 2010-6-28 06:23:19

该不会左边的被你定义成输入了吧？？

longtime 发表于 2010-6-28 07:34:35

详细点阿<br>
不明白

CHANG 发表于 2010-6-28 09:15:21

是被我错误定义成reg型了，已经解决。

VVC 发表于 2010-6-28 09:24:51

好穷,没钱!!!!!!!!!!!!!
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