问个菜鸟级的问题
本帖最后由 fpgaw 于 2010-7-6 06:41 编辑本菜鸟初学verilog
在写case语句的时候碰到一个32选1的case
难道只能老老实实的写32个分支语句？
写了下面这个for语句编译通不过
always@(sel,data) // sel是控制信号，data是32位数据，y是输出
for(i=31;i>=0;i=i-1)
y=data;
有没有什么好方法啊
写32个分支实在太恶心了，不是人干的活啊 我也不懂，等待高手 我只会VHDL，不好意思！ 这个我也想知道! 学过ＶＨＤＬ，其他想多多学习，等待高手！ case语句必须老老实实的一句一句的写，不能图简便<br>
毕竟我们写得是描述硬件的语言，写出来就是要实现硬件<br>
因此一定要讲求语法。<br>
建议楼主至少也应该要通读一本语法书吧
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