CHANG 发表于 2010-6-28 00:13:59

verilog乘法器和其测试程序

本帖最后由 fpgaw 于 2010-7-6 05:31 编辑

module multi(a,b,multiout);
input a,b;
output multiout;
reg multiout,result;
integer i;

always @ (a or b)
begin
result=0;

for (i=0;i<=2;i=i+1)
if (b)
result=result+(a<<i);
multiout=result;
end

endmodule

module multi_top;
reg a,b;
wire multiout;
parameter delay=50;
multi UUT(a,b,multiout);
initial
begin
a=0;
b=0;
end
always #50 a=~a;
initial
begin
a=1;
a=0;
b=1;
b=0;
b=1;
end
always @ (multiout)
begin
$display ("multiout=%b",multiout);
end
endmodule

CHA 发表于 2010-6-28 02:06:14

利用verilog 编写的用语检测序列码中110的程序模块和其测试模块。

ANG 发表于 2010-6-28 03:58:41

3-8译码器verilog程序模块和它的测试模块<br>
用modelsim已经验证正确

ups 发表于 2010-6-28 05:17:11

楼主 好人，！顶下！

CTT 发表于 2010-6-28 05:50:03

乘法貌似有错，if(b) ??

UFO 发表于 2010-6-28 06:18:41

译码器的工程有就更好了。

wxywxyno1 发表于 2010-10-12 20:43:59

编译有错误。

weibode01 发表于 2010-11-8 18:43:52

有些地方好像可以用*吧

weibode01 发表于 2010-11-8 18:58:25

好多人要乘法器的代码啊，有完整的放上来啊
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