VHDL菜鸟问题
本帖最后由 fpgaw 于 2010-7-3 06:09 编辑process(clk)
begin
if clk 'event and clk='1' then
v<=u(18);
u<=u+1;
w<=not v and u(18);
end if;
end process;
能告诉我这段程序实现什么和有什么错误么 偶也是刚接触,不懂 2`18次分频 进程貌似还没完吧，不懂 提问也要让别人知道你的意思啊，<br>
你随便从一个程序中拿出一段，别人怎么知道你的信号是哪些，变量是哪些？ 信号是干什么的？<br>
所以提问也要有水平． 问也要让别人知道你的意思啊 看不懂，不明白你的意思 hehehehehe 需要一个reset<br>
初始化寄存器的初值<br>
if reset ='1' then <br>
v<='0';<br>
u<=(others=>'0');<br>
w<='0';<br>
逻辑方面，由于是并行处理的语句，<br>
注意时序上的问题 haodin gl luxii wo lai zhueang shui l
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