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encounter 发表于 2010-6-28 00:25:09

D触发器的问题我用VHDL编写的维阻DFF

本帖最后由 fpgaw 于 2010-7-3 06:41 编辑

我用VHDL编写的维阻DFF。
-- dff.vhd
library IEEE;
use IEEE.Std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
entity dff is
port(
D: instd_logic;
CP : in std_logic;
Sd: in std_logic;
Rd: in std_logic;
Q : out std_logic;
Q_fan : out std_logic
);
end dff;
architecture dff_a of dff is
signal q1 : std_logic;
signal q2 : std_logic;
begin
process(CP,Sd,Rd)
begin
if (Sd='0') and (Rd='1') then
q1<='1';
q2<='0';
elsif (Sd='1') and (Rd='0') then
q1<='0';
q2<='1';
elsif rising_edge(CP) then

q1<=D;
q2<=not D;

end if;
Q<=q1;
Q_fan<=q2;
end process;
end dff_a;

可是仿真结果不对
请大家看看哪儿出了问题
谢谢！

ups 发表于 2010-6-28 01:53:16

学校后天开网，目前在网吧，没有quartus 软件，到时候再看看

ngtim 发表于 2010-6-28 03:32:59

复制你的程序在quartus运行，直接用波形图方式进行的仿真，选择的器件是EP1C3T1448,有大概8ns的延迟，如果你的时钟周期很小如10ns，这样波形就延迟了一个大半个周期，所以看起来感觉不对，我也不很明白此延迟是由器件造成的还是由quartus自带的波形仿真不准确造成的？望各位大侠指点，谢谢！ 
 
我按照类似于你的程序用verilog编写并在ISE环境下运行,然后用modesim仿真，波形没有延迟 
程序如下： 
module dff_test(clk,d,clear,set,q,q_fan); 
input clk,d,set,clear; 
output q,q_fan; 
 
reg q1,q2; 
assign  q = q1; 
assign  q_fan = q2; 
 
always @ (posedge clk or negedge clear or negedge set) 
begin 
        if(!set) 
                begin 
                q1 <= 1'b1; 
                q2 <= 1'b0; 
                end 
        else if(!clear) 
                begin 
                q1 <= 1'b0; 
                q2 <= 1'b1; 
                end 
             else 
             begin 
             q1 <= d; 
             q2 <= ~d; 
             end 
end 
 
endmodule 
 
仿真程序如下： 
`timescale  1ns / 1ns 
module dff_test_tp; 
reg clk; 
reg d; 
reg clear,set; 
wire q,q_fan; 
parameter step = 50; 
 
dff_test dff_test_inst( 
                      .clk(clk), 
                      .d(d), 
                      .clear(clear), 
                      .set(set), 
                      .q(q), 
                      .q_fan(q_fan) 
                      ); 
 
always 
#(step/10) clk = ~clk; 
 
always 
#(step/5)  d   = ~d; 
 
initial 
begin 
   clk = 1'b0; 
   set = 1'b1; 
   clear = 1'b1; 
   d   = 1'b1;   
   #(step/5) set = 1'b0; 
   #(step/2) set = 1'b1; 
   #step     clear = 1'b0; 
   #(step/2) clear = 1'b1; 
end 
endmodule

tim 发表于 2010-6-28 03:52:05

我也直接画的波形，感觉不对 
我用modesim试试

HANG 发表于 2010-6-28 05:40:58

我找到错误的原因了！ 
去掉信号： 
signal q1 : std_logic; 
    signal q2 : std_logic; 
这些信号会造成延时！ 
程序改为： 
-- dff.vhd 
library IEEE; 
use IEEE.Std_logic_1164.all; 
use IEEE.std_logic_unsigned.all; 
entity dff is 
port( 
      D: in  std_logic; 
      CP : in std_logic; 
      Sd: in std_logic; 
      Rd: in std_logic; 
      Q : out std_logic; 
      Q_fan : out std_logic 
      ); 
end dff; 
 
architecture dff_a of dff is 
 
 
begin 
process(CP,Sd,Rd) 
  begin 
    if (Sd='0') and (Rd='1') then 
       Q<='1'; 
       Q_fan<='0'; 
    elsif (Sd='1') and (Rd='0') then 
       Q<='0'; 
       Q_fan<='1'; 
    elsif rising_edge(CP) then 
         
         Q<=D; 
         Q_fan<=not D; 
 
 
    end if; 
 
 
end process; 
 
end dff_a; 
 
然后用Modesim编写测试文件仿真。

CHA 发表于 2010-6-28 07:28:43

谢谢，又学到东西了，非常感谢

CTT 发表于 2010-6-28 07:37:12

再次感谢，看了一下，挺好的，并且运行了一下

chenhaoyumax 发表于 2011-5-27 10:27:07

新手请教~dff在vhdl中有特别的意思么？

chenhaoyumax 发表于 2011-5-27 10:27:11

新手请教~dff在vhdl中有特别的意思么？

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