usd 发表于 2010-6-27 23:58:23

verilog中怎么用memory型变量

想自己写一个不带时钟的RAM，但是我定义成reg memory 后，在quartus里综合时提示生成了latch，且占用的资源是逻辑单元，而不是片内的存储器

interige 发表于 2010-6-28 01:38:57

是异步RAM吗，用quartus 的megfunction可以生成async fifo的

HDL 发表于 2010-6-28 02:25:59

用megacore自动生成看看。
页: [1]
查看完整版本: verilog中怎么用memory型变量