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CHANG 发表于 2010-6-28 00:37:03

fpga做频率计遇到的问题

我在作频率计时，碰到一个问题。如果CLK频率是1HZ，要用其控制一个输出EN和一个CLR，他们的频率是0.5HZ,
EN是在CLK 一个上升沿是低电平，下一个上升沿是高电平，以后依次类推
CLR在CLK第一个周期内下降沿由0'变成1，在第二个CLK周期内下降沿不变保持‘0'，以后依此类推

没有思路

请各位指点一下，
谢谢了

encounter 发表于 2010-6-28 01:58:08

楼主说的是分频器吧，只是EN是上升沿触发的，CLR是下降沿触发的

CTT 发表于 2010-6-28 02:32:25

應該是除頻器   我之前寫過類似的  你參考看看  共四個模組  含testbench  我的輸出是跟你一樣互為除頻後反相   已合成過  完全ok 
我是用d正反器  來做的不知道跟您的要求符合嗎 
 
`timescale 1 us/1 ns 
module CLK_GEN (CLK_N, CLK_P, CLK, RESET_B); 
        output CLK_N; 
        output CLK_P; 
         
        input CLK; 
        input RESET_B; 
         
  CLK_DIV div0(.Q_OUT(Q_OUT), .CLK(CLK),  .RESET_B(RESET_B)); 
  assign CLK_N = ~Q_OUT; 
  assign CLK_P = Q_OUT; 
   
endmodule 
 
///////////////////////////////////////////////////////////// 
`timescale 1 us/1 ns 
module D_FF(Q_OUT, CLK, d, RESET_B); 
 
output Q_OUT; 
 
input d, CLK, RESET_B; 
 
reg Q_OUT; 
 
always @(posedge CLK or negedge RESET_B) 
  if (RESET_B==1'b0) 
   Q_OUT<=1'b0; 
  else 
   Q_OUT<=d; 
endmodule 
 
/////////////////////////////////////////////////////////////// 
`timescale 1 us/1 ns 
module CLK_DIV(Q_OUT, CLK, RESET_B); 
output Q_OUT; 
 
input RESET_B; 
input CLK; 
 
wire d; 
 
D_FF dff0(.Q_OUT(Q_OUT), .d(d), .CLK(CLK), .RESET_B(RESET_B)); 
   not n1(d, Q_OUT); 
 
endmodule 
 
//////////////////////////////////////////////////////////////// 
`timescale 1 us/1 ns 
module stimulus; 
   
  reg CLK; 
reg RESET_B; 
 
CLK_GEN top1(.CLK_N(CLK_N), .CLK_P(CLK_P),  .CLK(CLK),  .RESET_B(RESET_B)); 
 
initial 
  begin 
     CLK = 1'b1;   
   #10 RESET_B = 1'b0; 
     #10 RESET_B = 1'b1; 
      
    
  end 
   
always 
    #5 CLK = ~CLK; 
    
initial 
    #10000 $finish; 
    
endmodule

encounter 发表于 2010-6-28 03:27:58

我做过的频率计不是这样子的,你说的我不懂了. 
好像控制模块做的不对

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