reg mem,然后在根据需要把men的值赋给dataout 这是一个二维阵列，定义在一个端口上是不可能的！<br>
<br>
不知道楼主这样定义有何用处？ 定义的上下不正确,下面定义的是一个存储器,上面是一个输出端口 上面的定义是个输出端口，好象不可以这样吧！ 我想可以这么写：<br>
module aaa(dataout);<br>
output dataout;<br>
reg dout;<br>
......<br>
assign dataout = {dout, dout, dout, dout, dout, dout};<br>
endmodule<br>
既可以保持接口是一维的，又可以在模块内部使用mem变量<br>
Verilog HDL的接口不支持二维的，真是麻烦啊 output dataout; 改为 output dataout; 原帖由 mactep 于 2006-9-14 10:47 发表<br>
我想可以这么写：<br>
module aaa(dataout);<br>
output dataout;<br>
reg dout;<br>
......<br>
assign dataout = {dout, dout, dout, dout, dout, dout};<br>
endmodule<br>
Verilog HDL的接口不支持二维的，真是麻烦啊 既可以保持接口是一维的，又可以在模块内部 ... 不错啊 端口这样定义的物理意义是什么？
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