tim 发表于 2010-6-28 00:28:54

模块中设计了一个分频器,产生的频率要同时给我设计的两个FIFO同时提供时钟.

本帖最后由 fpgaw 于 2011-7-30 13:43 编辑

在设计一个控制模块的时候,模块中设计了一个分频器,产生的频率要同时给我设计的两个FIFO同时提供时钟.
我想问,能否直接将这个产生的时钟直接连在这两个FIFO上,共4个时钟引脚(每个 FIFO两个,接收,发送各一个)??
如果可以,那么在例化,端口映射的时候就直接相连么,比如
clk_out=wclk,clk_out=wclk,clk_out=rclk,clk_out=rclk
请高手指教

UFO 发表于 2010-6-28 01:55:30

只要驱动满足，感觉应该没有问题吧？！

VVIC 发表于 2010-6-28 03:54:48

但是例化后,编译的时候提示&nbsp; &nbsp;Duplicate specification of formal clk_out<br>
该如何处理啊???

CTT 发表于 2010-6-28 05:21:49

例化中那样是可以得！<br>
只要你上层模块中时钟处理没问题！

tim 发表于 2010-6-28 07:08:36

支持&nbsp;&nbsp;<br>
大力支持

ngtim 发表于 2010-6-28 08:15:50

clk_out=&gt;wclk,clk_out=&gt;wclk,clk_out=&gt;rclk,clk_out=&gt;rclk<br>
&nbsp;&nbsp;<br>
这样写法是不是有点问题啊<br>
不明确clk到底是给哪个wclk, 这样写系统会不会认为它付值重复啊

longt 发表于 2010-6-28 08:42:19

这种写法是有问题的，要明确是给那个FIFO的那个时钟

CCIE 发表于 2010-6-28 09:16:37

6楼的说的比较有道理
页: [1]
查看完整版本: 模块中设计了一个分频器,产生的频率要同时给我设计的两个FIFO同时提供时钟.